| dc.date.accessioned | 2018-01-25T08:10:26Z | |
| dc.date.available | 2018-01-25T08:10:26Z | |
| dc.date.issued | 2018-01-25 | |
| dc.identifier.uri | urn:nbn:de:hebis:34-2018012554249 | |
| dc.identifier.uri | http://hdl.handle.net/123456789/2018012554249 | |
| dc.language.iso | ger | |
| dc.rights | Urheberrechtlich geschützt | |
| dc.rights.uri | https://rightsstatements.org/page/InC/1.0/ | |
| dc.subject | FPGA | ger |
| dc.subject | VHDL | ger |
| dc.subject | Huber-Braun-Modell | ger |
| dc.subject | Gleitkommaformat | ger |
| dc.subject.ddc | 620 | |
| dc.title | Eine dedizierte Prozessor-Architektur zur effizienten Berechnung leitfähigkeitsbasierter neuronaler Netze | ger |
| dc.type | Dissertation | |
| dcterms.abstract | Das menschliche Fassungsvermögen kommt selbst bei einfachen Systemen an seine Grenzen, sobald diese Rückkopplungen bzw. nichtlineare Abhängigkeiten aufweisen. Bei biologischen Prozessen wird dieser Umstand dadurch verstärkt, dass zahlreiche Subsysteme zusammenwirken. Simulationen bieten gewisse Vorteile gegenüber experimentellen Ansätzen, da sich ein komplexer Zusammenhang vereinfachen und gezielt untersuchen lässt. Bezogen auf Nervenzellen kann das leitfähigkeitsbasierte Huber-Braun-Modell mit tonischen, burstenden und chaotischen Impulsmustern ein breites Spektrum an neuronaler Aktivität liefern. Netzwerksimulationen sind hierbei trotz Vereinfachungen in den Modellgleichungen immer noch sehr rechenintensiv. Es existieren derzeit auch keine Hardware-Beschleuniger für das Modell. Daher wird in dieser Arbeit eine dedizierte Prozessor-Architektur vorgestellt, die genau an die Erfordernisse der Modellgleichungen angepasst ist. Als Hardware-Plattform dient ein Virtex-6-FPGA von Xilinx mit USB-Anbindung an einen Host-PC für die benutzerabhängige Konfiguration und den Ergebnis-Transfer. Die Architektur vereint in einem einzelnen Kern alle Komponenten zur echtzeitfähigen Berechnung von 1600 Zellen bei 200 MHz Taktrate. Zur Steigerung der Rechenleistung sind insgesamt 3 Kerne auf dem FPGA implementiert, wobei jeder Kern sowohl elektrische als auch chemische Synapsen unterstützt. Bei voller Auslastung ist der entwickelte Prozessor mehr als 8,5-mal so schnell wie ein Intel Core i7-6500U mit 2 CPU-Kernen. Einsatzgebiete in der Physiologie sind derzeit die Schlaf-Wach-Regulation und die Untersuchung von Netzwerk-Synchronisationen. Der synthetisierte VHDL-Code ist mit Blick auf aktuelle FPGA-Bausteine modular erweiterbar und kann auch als Grundlage für einen ASIC-Entwurf herangezogen werden. | ger |
| dcterms.accessRights | open access | |
| dcterms.creator | Beuler, Marcel | |
| dc.contributor.corporatename | Kassel, Universität Kassel, Fachbereich Elektrotechnik / Informatik | |
| dc.contributor.referee | Hillmer, Hartmut (Prof. Dr. rer. nat. habil.) | |
| dc.contributor.referee | Bonath, Werner (Prof. Dr.-Ing.) | |
| dc.subject.msc | 92C30 | ger |
| dc.subject.msc | 92C42 | ger |
| dc.subject.pacs | 87.16.Vy | ger |
| dc.subject.pacs | 87.16.Xa | ger |
| dc.subject.pacs | 87.17.Aa | ger |
| dc.subject.pacs | 87.18.Sn | ger |
| dc.subject.pacs | 87.18.Tt | ger |
| dc.subject.pacs | 87.18.yt | ger |
| dc.subject.pacs | 87.19.lg | ger |
| dc.subject.pacs | 87.19.ll | ger |
| dc.subject.pacs | 87.19.lm | ger |
| dc.subject.swd | Field programmable gate array | ger |
| dc.subject.swd | VHDL | ger |
| dc.subject.swd | Computerarchitektur | ger |
| dc.subject.swd | Prozessor | ger |
| dc.date.examination | 2017-12-15 | |
